Предыдущая страница реферата | 3  4  5  6  7  8  9  10  11  12  13 | Следующая страница реферата

На Рис. 10 показана логика периферийного сканирования кристаллов серии
Virtex. Логика периферийного сканирования состоит из 3-разрядного регистра данных на один БВВ, контроллера порта ТАР и регистра команд с декодированием.

4.6.1. Регистры данных

Первичный регистр данных является регистром периферийного сканирования. Для каждого вывода микросхемы, связанного с программируемым
БВВ, регистр данных ПС содержит три разряда сдвигового регистра и три разряда регистра-защелки (для входа, выхода и управления третьим состоянием). Выводы, не доступные для программирования пользователем, имеют только по одному разряду в регистре данных ПС (для входа или выхода).

Другим регистром данных является регистр BYPASS. Данный регистр осуществляет синхронизацию данных, проходящих через кристалл, в следующее устройство с периферийным сканированием. В кристалле имеется только один такой регистр.

Кристалл семейства Virtex содержит две дополнительные внутренние цепи сканирования, которые могут быть задействованы использованием в проекте макромодуля BSCAN. Выводы SEL1 и SEL2 макромодуля BSCAN переводятся в логическую единицу при командах USER1 и USER2 соответственно, задействуя эти цепи. Данные с выхода ТОО считываются входами TDO1 или TDO2 макромодуля
BSCAN. Макромодуль BSCAN также имеет раздельные тактовые входы DRCK1 и
DRCK2 для каждого пользовательского регистра ПС, общий вход TDI и общие выходы RESET, SHIFT и UPDATE, отражающие состояние контроллера порта ТАР.

4.6.2. Порядок битов регистра данных ПС

Порядок в каждом БВВ: Вход, Выход, Высокий импеданс. Только входные контакты представлены одним битом, а только выходные -всеми тремя.

Если смотреть на кристалл, как он представлен в программном обеспечении проектирования (модуль FPGA EDITOR), то последовательность битов в регистре данных ПС будет определяться, как на Рис. 11.

|Бит 0 (крайний TDO)| |
| |Правая половина верхнего края БВВ (справа-налево) |
|Бит 1 | |
|Бит 2 |GCLK2 |
| |GCLK3 |
| | |
| |Левая половина верхнего края БВВ (спрва-налево) |
| | |
| | |
| |Левый край БВВ (сверху-вниз) |
| | |
| |М1 |
| |М0 |
| |М2 |
| | |
| |Левая половина нижнего края БВВ (слева-направо) |
| | |
| |GCLK1 |
| |GCLK2 |
| | |
| |Правая половина нижнего края БВВ (слева-направо) |
| | |
| |DONE |
| |PROG |
| | |
| |Правый край БВВ (снизу-вверх) |
| | |
| |CCLK |
|(Крайний к TDI) | |

Рис. 11. Последовательность битов ПС.

4.6.3. Идентификационные регистры

Имеются два идентификационных регистра: IDCODE-регистр и USER-CODE- регистр. IDCODE позволяет определить микросхему, подсоединенную к JTAG- nopry.

IDCODE имеет следующий двоичный формат: vvvv : ffff: fffa : aaaa : аааа : сссс : сссс : ссс1, где v — код корпуса, f— код семейства кристаллов (03h для семейства
Virtex), а — число строк матрицы КЛБ (от 010h для XCV50 до 040h для
XCV1000), с — код компании производителя (49h для фирмы «Xilinx»)

В Табл. 8 приведены идентификационные коды (IDCODEs), присвоенные кристаллам серии Virtex.

Используя USERCODE, пользователь может записать и считать свой идентификационный номер для данного проекта. Пользовательский идентификационный код включается в конфигурационный файл во время его создания. USERCODE может быть считан только после конфигурации кристалла.

Таблица 8. Идентификационные коды (IDCODEs), присвоенные кристаллам серии
Virtex
|Кристалл |IDCODE |
|XCV50 |v0610093h |
|XCV100 |v0614093h |
|XCV150 |v0618093h |
|XCV200 |v061C093h |
|XCV300 |v0620093h |
|XCV400 |v0628093h |
|XCV600 |v0630093h |
|XCV800 |v0638093h |
|XCV1000 |v0640093h |

4.6.4. Включение ПС в проект

Так как все контакты, необходимые для ПС, предопределены в каждом кристалле, то не нужно включать в проект дополнительных элементов, если не будут использоваться пользовательские регистры (USER1 и USER2). Для задействования этих регистров в проект необходимо включить элемент BSCAN и соединить соответствующие выводы.

5. Система проектирования

Разработка кристаллов Virtex осуществляется программным обеспечением проектирования Xilinx Foundation и/или Xilinx Alliance. Процесс проектирования включает: ввод проекта, размещение в кристалл и верификацию.
Для ввода проекта могут применяться стандартные электронные САПР, таких фирм, как «Aldec», «Cadence», «Simplicity», «Mentor Graphics» или
«Synopsys». Для размещения в кристалл и верификации используются специализированные под архитектуру САПР, выпускаемые только фирмой
«Xilinx».

Система проектирования фирмы «Xilinx» интегрирована в управляющую программу, называемую Xilinx Design Manager (XDM), которая обеспечивает доступ к общему пользовательскому интерфейсу, независимо от выбора вида программы ввода или верификации. Программа XDM упрощает выбор настроек, необходимых для выполнения проекта, благодаря наличию разветвленного меню и легко доступной справочной системе (on-line help).

Прикладные программы, начиная от создания схемы (schematic capture), до размещения и трассировки (Placement and Routing — PAR), доступны из программы XDM. Цепочка команд, определяющих последовательность обрабатывающих процессов, генерируется до начала их исполнения и запоминается для последующего документирования.

Несколько расширенных свойств программного обеспечения облегчает проектирование микросхем Virtex. Например, схемные относительно расположенные макросы (Relationally Placed Macros — RPMs), в которых содержится информация о принудительной взаимной ориентации составных частей элементов проекта, дают необходимую информацию для их реального размещения на кристалле. Они помогают обеспечить оптимальное выполнение стандартных логических функций.

Для ввода проектов с помощью языков описания аппаратных средств
(Hardware Description Language — HDL), система проектирования Xilinx
Foundation предоставляет интерфейсы к синтезаторам следующих фирм:

. «Synopsis» (FPGA Compiler, FPGA Express);

Рекомендуем скачать другие рефераты по теме: оформление доклада, реферат китай курсовые работы, реферат по физкультуре.





Предыдущая страница реферата | 3  4  5  6  7  8  9  10  11  12  13 | Следующая страница реферата