Предыдущая страница реферата | 1  2  3  4  5  6  7  8  9  10  11 | Следующая страница реферата

Управление буфером с тремя состояниями также может осуществляться либо непосредственно от внутренней логической структуры, либо через специальный триггер БВВ, который позволяет создать синхронное управление сигналом разрешения и запрещения для буфера с тремя состояниями. Каждый такой выходной каскад рассчитан на втекающий ток до 48 мА и вытекающий ток до 24 мА. Программирование мощности и скорости нарастания сигнала выходного каскада позволяет минимизировать переходные процессы в шинах.

Для большинства сигнальных стандартов выходной уровень логической единицы зависит от приложенного извне напряжения [pic]. Использование напряжения [pic] позволяет ввести в устройство принудительные опорные величины для различных, близких по используемым логическим уровням стандартов (см. также «Банки ввода-вывода»).

По выбору, к каждому выходу может быть подключена схема «week-keeper».
Если данная цепь активирована (пользователем на этапе создания схемы), то она следит за напряжением на контакте микросхемы и создает слабую нагрузку для входного сигнала, подключенную либо к «земле» (если на входе уровень логического нуля), либо к источнику питания (если на входе уровень логической единицы). Если контакт подключен к нескольким источникам сигнала, эта цепь удерживает уровень входного сигнала в его последнем состоянии, при условии, что все источники были переведены в состояние с высоким импедансом. Поддержание таким путем одного из допустимых логических уровней позволяет ликвидировать неопределенность уровня шины.

Так как схема «week-keeper» использует входной буфер для слежения за входным уровнем, то необходимо использовать подходящее значение напряжения
[pic], если выбранный сигнальный стандарт требует этого. Подключение данного напряжения должно удовлетворять требованиям правил разбиения на банки.

4.2.3. Банки ввода-вывода

Некоторые из описанных выше стандартов требуют подключения напряжения
[pic] и/или [pic]. Эти внешние напряжения подключаются к контактам микросхемы, которые функционируют группами, называемыми банками.

Как показано на Рис. 3, каждая сторона кристалла микросхемы разделена на два банка. Каждый банк имеет несколько контактов [pic], но все они должны быть подключены к одному и тому же напряжению. Это напряжение определяется выбранным для данного банкастандартом выходных сигналов.

[pic]

Рис. 3. Банки ввода-вывода Virtex

Стандарты для выходных сигналов конкретного банка могут быть различными только в том случае, если они используют одинаковое значение напряжения [pic]. Совместимые стандарты показаны в Табл. 4. GTL и GTL+ присутствуют везде, поскольку их выходы с открытым стоком не зависят от значения [pic].

Таблица 4. Выходные совместимые стандарты.
|[pic] |Совместимые стандарты |
|3.3 В |PCI, LVTTL, SSTL3 I, SSTL3 II, CTT, AGP, GTL, GTL+ |
|2.5 В |SSTL2 I, SSTL2 II, LVCMOS2, GTL, GTL+ |
|1.5 В |HSTL I, HSTL III, HSTL IV, GTL, GTL+ |

Некоторые сигнальные стандарты требуют подачи соответствующих пороговых напряжений [pic] на входные каскады. При этом определенные БВВ автоматически конфигурируются как входы, соответствующие напряжению [pic].
Приблизительно один контакт из шести в каждом банке может выполнять эту роль.

Контакты [pic] в пределах одного банка внутренне между собой соединены, следовательно, только одно значение напряжения [pic] может быть использовано в рамках одного банка. Для правильной работы все контакты
[pic] одного банка должны быть подсоединены к внешнему источнику напряжения.

В пределах одного банка можно одновременно использовать входы, которые требуют напряжения [pic] и входы, которые этого не требуют. В то же время, только одно значение напряжения [pic] может быть использовано в рамках одного банка. Входные буферы, которые используют [pic], не совместимы с сигналами 5-В стандартов.

Контакты [pic] и [pic] для каждого банка приведены в таблицах и диаграммах под конкретный корпус и кристалл. На диаграммах также показано, к какому банку относится конкретный контакт ввода-вывода.

В рамках конкретного типа корпуса микросхемы число контактов [pic] и
[pic] может меняться в зависимости от емкости кристалла. Чем больше кристалл по логической емкости, тем большее число контактов ввода-вывода преобразовано в контакты типа [pic]. Поскольку существует максимальный набор контактов [pic] для меньших кристаллов, имеется возможность проектирования печатной платы, позволяющей также использовать на ней и большие кристаллы с таким же типом корпуса. Все контакты [pic], предполагаемые к использованию для больших кристаллов, при этом должны быть подсоединены к напряжению [pic] и не должны использоваться как контакты ввода-вывода.

В меньших кристаллах некоторые из контактов [pic], используемые в больших кристаллах, не соединены внутри корпуса. Эти не присоединенные контакты могут быть оставлены не присоединенными вне микросхемы или быть подключены к напряжению [pic] при необходимости обеспечения совместимости разрабатываемой печатной платы с большими кристаллами.

В корпусах типа TQ-144 и PQ-240/HQ-240 все контакты [pic] соединены вместе внутри микросхемы и, следовательно, ко всем из них должно быть подключено одно и то же напряжение [pic]. В корпусе CS-144 пары банков, расположенные на одной стороне, внутренне соединены, обеспечивая, таким образом, возможность выбора только четырех возможных значений напряжения для [pic]. Контакты [pic] остаются внутренне соединенными в рамках каждого из восьми банков и могут использоваться, как было описано выше.

4.3. Конфигурируемый логический блок - КЛБ

Базовым элементом КЛБ является логическая ячейка - ЛЯ (Logic Cell —
LC). ЛЯ состоит из 4-входового функционального генератора, логики ускоренного переноса и запоминающего элемента. Выход каждого функционального генератора каждой логической ячейки подсоединен к выходу
КЛБ и к D-входу триггера. Каждый КЛБ серии Virtex содержит четыре логические ячейки, организованные в виде двух одинаковых секций (Рис. 4).
На Рис. 5 представлено детальное изображение одной секции.

[pic]

В дополнение к четырем базовым логическим ячейкам, КЛБ серии Virtex содержит логику, которая позволяет комбинировать ресурсы функциональных генераторов для реализации функций от пяти или шести переменных. Таким образом, при оценке числа эквивалентных системных вентилей для микросхем семейства Virtex, каждый КЛБ приравнивается к 4.5 ЛЯ.

[pic]

4.3.1. Таблица преобразования

Функциональные генераторы реализованы в виде 4-входовых таблиц преобразования (Look-Up Table — LUT). Кроме использования в качестве функциональных генераторов, каждый LUT-элемент может быть также использован как синхронное ОЗУ размерностью 16х1 бит. Более того, из двух LUT-элементов в рамках одной секции можно реализовать синхронное ОЗУ размерностью 16х2 бита или 32х1 бит, либо двухпортовое синхронное ОЗУ размерностью 16х1 бит.

Рекомендуем скачать другие рефераты по теме: оформление доклада, реферат китай курсовые работы, реферат по физкультуре.





Предыдущая страница реферата | 1  2  3  4  5  6  7  8  9  10  11 | Следующая страница реферата